【预约研讨会】如何利用最新VitisHLS提高任务级并行性？

(资料图)

通【tōng】用【yòng】 C/C++ 在 CPU 上执行，因此本质【zhì】上具【jù】有高【gāo】度的顺序性。然而，用于在【zài】 FPGA 上执行的代码必须采用高度并行的方式架构【gòu】，以便工具推断并利用这一并行性。为 FPGA 设计 C/C++ 的重【chóng】要【yào】概念是【shì】任务级【jí】并【bìng】行 (TLP) 的【de】概念【niàn】。

Vitis HLS 的概览与新特性介绍

讨论实施 TLP 的两大范例

讨论在 TLP 区域中用于传递数据的各种通道

最后举例说明这些概念

无论您目前是在使用【yòng】 Vitis HLS，还是想知【zhī】道【dào】 Vitis HLS 是不是您【nín】下一个设计项目的理【lǐ】想选择【zé】，本次【cì】网络研讨会都将重点介【jiè】绍这【zhè】些重【chóng】要【yào】概念，帮助您【nín】更快实现 FPGA 设计目标。

Lauren 专【zhuān】注【zhù】于【yú】 C/C++ 高层次综合【hé】，拥有多年利用 FPGA 实【shí】现【xiàn】数字信号处理【lǐ】算法的经验，对【duì】 FPGA 的架构【gòu】、开【kāi】发【fā】工具【jù】和设计理念有深入的理解【jiě】。曾发布网【wǎng】络视频课程《Vivado入门与提【tí】高》点【diǎn】击率超过5万、出版【bǎn】《基于FPGA的数【shù】字信号处理》《Vivado从此开始》《AMD FPGA设计优化宝典-面向Vivado》等【děng】多本FPGA相关【guān】书籍并【bìng】广受好评。